Analog Devices Inc. HMC7043クロックバッファ
Analog Devices HMC7043高性能クロックバッファは、パラレルまたはシリアル（JESD204B）いずれかのインターフェースを使用して構成された高速データコンバータにおいて超低位相ノイズリファレンスの分配を管理します。 複数キャリアのLTEおよびGSM基地局向けに設計された3.2GHz HMC7043クロックバッファには、多種多様な分配およびクロック管理機能が含まれています。 これらの特徴によって、ベースバンドと無線カードクロックツリー設計が簡素化されます。 14の低ノイズおよび構成可能な出力を備えたHMC7043クロックバッファは、基地局トランシーバ（BTS）システムでのFPGAおよびADC/DACコンポーネントのインターフェース接続において、柔軟性を実現しています。 14チャンネルはそれぞれ、独立した柔軟性の高い位相管理が特徴です。 RF SYNC機能は、複数のHMC7043クロックバッファを決定的に同期します。 この動作によって、コンポーネント間のフレーム整列が簡素化されており、すべてのクロック出力が同じエッジで開始することが保証されます。 SPIプログラマブル電力/性能調整によって、データコンバータのための適切なセットアップ時間とホールド時間が保証されます。 HMC7043デバイスは、2457.6MHzで15fs rms未満のジッタ性能を達成しており、高速データコンバータの信号対ノイズ比およびダイナミックレンジが改善されます。 このデバイスには、983MHzで−155.2dBc/Hzの低ノイズフロアもあり、優れたスプリアス性能のFRAC-N LO信号を分配します。
With 14 low-noise and configurable outputs, the HMC7043 clock buffers provide flexibility in interfacing the FPGA and ADC/DAC components in base transceiver station (BTS) systems. Each of the 14 channels features independent, flexible phase management. The RF SYNC feature deterministically synchronizes multiple HMC7043 clock buffers. This operation simplifies frame alignment between the components and ensures that all clock outputs start with the same edge. SPI-programmable power/performance adjustment ensures proper setup and holds times for the data converters.
The HMC7043 devices achieve <15fs rms jitter performance at 2457.6MHz to improve a high-speed data converter’s signal-to-noise ratio and dynamic range. The devices also have a very low noise floor of −155.2dBc/Hz at 983MHz to distribute frac-N LO signals with excellent spurious performance.
特徴
- JEDEC JESD204B support
- Low additive jitter: <15fs rms at 2457.6MHz (12kHz to 20MHz)
- Very low noise floor: −155.2dBc/Hz at 983.04MHz
- Up to 14 LVDS, LVPECL, or CML type device clocks (DCLKs)
- Maximum CLKOUTx/CLKOUTx and SCLKOUTx/SCLKOUTx frequency of 3200MHz
- JESD204B-compatible system reference (SYSREF) pulses
- 25ps analog and ½ clock input cycle digital delay
- Independently programmable on each of 14 clock output channels
- SPI-programmable adjustable noise floor vs. power consumption
SYSREF valid interrupt to simplify JESD204B synchronization - Supports deterministic synchronization of multiple HMC7043 devices
- RFSYNCIN pin or SPI-controlled SYNC trigger for output synchronization of JESD204B
- GPIO alarm/status indicator to determine system health
- Clock input to support up to 6GHz
- 48-lead, 7mm × 7mm LFCSP package
アプリケーション
- JESD204B clock generation
- Cellular infrastructure (multicarrier GSM, LTE, W-CDMA)
- Data converter clocking
- Phase array reference distribution
- Microwave baseband cards
Block Diagram
Application Note
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Evaluation Kit
Analog Devices Inc. EK1HMC7043LP7評価キット
小型で使い勝手の良いプラットフォームで、HMC7043クロックバッファの機能評価用