特徴
- AEC-Q100認定
- 高性能e200z4トリプル・コア:
- 32ビットPower Architecture技術CPU
- コア周波数最高180MHz
- 可変長符号化(VLE)
- 浮動小数点、エンド・ツー・エンドのエラー訂正
- 6582KB (6144KBコード・フラッシュ+ 256KBデータ・フラッシュ) オンチップ・フラッシュ・メモリ:
- プログラミング中の読取をサポートし、EEPROMエミュレーションを可能にする複数のブロックと操作を消去
- 2つのコード・フラッシュ・パーティションの間の読取中に読取をサポートします。
- (160KBコア・ローカル・データRAMに加えて)608KBオンチップ汎用SRAM: CPU_0で64KB、CPU_1で64KB、CPU_2で32KB
- 182KB HSM専用フラッシュ・メモリ(144KBコード+ 32KBデータ)
- マルチチャネル・ダイレクト・メモリ・アクセス・コントローラ(eDMA)
- 64チャンネル搭載EDMA 1個
- 32チャンネル搭載EDMA 1個
- 割り込みコントローラ(INTC)1台
- 包括的な新世代ASIL-D安全概念:
- ISO 26262のASIL-D
- ロックステップでのCPU 1チャンネル
- ロジックBIST
- 障害通知の収集と対応のためのFCCU
- メモリBIST
- 巡回冗長検査(CRC)装置
- メモリ内でのエラー・イベントの収集と報告のためのメモリ・エラー管理装置(MEMU)
- エンドツーエンドECCが備わっている複数のバスマスタから周辺機器、フラッシュ、またはRAMへの同時アクセス用のクロスバースイッチアーキテクチャ
- ボディ・クロストリガ・ユニット(BCTU)
- 任意のeMIOSチャネルからのADC変換のトリガ
- 最大2つの専用PIT_RTIからのADC変換のトリガ
- 強化されたモジュラIOサブシステム(eMIOS): 16ビットの・ウンタ分解能が備わっている最大64のタイムドI/Oチャンネル
- 拡張アナログ・デジタル・コンバータ・システム:
- 独立した高速12ビットSARアナログ・コンバータ4台
- スーパーバイザ12ビットSARアナログ・コンバータ1台
- スタンバイ10ビットSARアナログコンバータ1台
- 通信インターフェイス:
- 18 LINFlexDモジュール
- デシリアル・シリアル・ペリフェラル・インターフェイス(DSPI)モジュール10枚
- 高度共有メモリ・スキームとISO CAN-FDサポートが備わっているMCANインターフェイス8台
- デュアルチャンネルFlexRayコントローラ
- 独立型イーサネット・コントローラ2台
10/100Mbps準拠IEEE 802.3-2008
- 低消費電力機能
- 汎用性の高い低消費電力モード
- RTCでの超低消費電力スタンバイ
- コンタクトモニタリング用のスマート・ウェイクアップ装置
公開: 2019-02-04
| 更新済み: 2024-03-20

