Texas Instruments LMK5B12204ネットワーク・シンセサイザ・クロック
Texas Instruments LMK5B12204ネットワーク・シンセサイザ・クロックは、ジッタ・クリーニング、クロック生成、高度クロック監視、優れたヒットレス・スイッチング性能を実現しています。これらの機能は、通信インフラや産業用アプリケーションの厳しいタイミング要件を満たすものです。デバイスの超低ジッタとハイパワーノイズ除去(PSNR)により、高速シリアル・リンクのビットエラーレート(BER)を削減することができます。Texas Instruments LMK5B12204は、TI 独自のバルク音響波(BAW)VCO テクノロジーを使用して、XOおよび基準入力のジッタや周波数に依存しない50fs RMS ジッタの出力クロックを生成できます。DPLLは、ジッタとワンダ減衰に対してプログラム可能なループ帯域幅をサポートし、2つのAPLLは、柔軟なクロック生成のための分数周波数変換をサポートします。DPLLでサポートされている同期オプションには、ヒットレス・スイッチング(位相キャンセレーションあり)、デジタル・ホールドオーバ、DCOモードがあり、高精度クロック・ステアリング(IEEE 1588 PTPスレーブ)向け0.001ppb(10億分の1)未満の周波数ステップ・サイズが備わっています。DPLLは、1PPS(パルス/秒)リファレンス入力に位相ロックできます。高度リファレンス入力モニタリング・ブロックによる堅牢なクロック故障検出が保証されており、リファレンスのロス(LOR)が発生した際の出力クロックの乱れを最小限に抑えることに役立ちます。
LMK5B12204は、一般的に利用できる低周波TCXOまたはOCXOを使用して、同期規格に準じたフリーランまたはホールドオーバー出力周波数安定性をセットできます。また、フリーランやホールドオーバーの周波数安定性とワンダーが重要でない場合、デバイスは標準XOを使用することもできます。このデバイスは、I2CまたはSPIインターフェイスを通じて完全にプログラム可能で、内部 EEPROMまたはROMを使用した電源投入時のカスタム周波数構成をサポートします。EEPROMは工場出荷時にプログラミングされており、必要に応じてシステムでプログラミングできます。
特徴
- 1つのデジタル・フェーズロック・ループ (DPLL) と
- ±50ps位相過渡ヒットレス・スイッチング
- 高速ロックによるプログラマブル・ループ帯域幅
- 低コストTCXO/OCXOを使用した規格準拠の同期化とホールドオーバー
- 業界をリードするジッタ性能が備わっているアナログ位相ロック・ループ(APLL)2台
- 312.5MHz (APLL1) で50fs RMSジッタ
- 155.52MHzで130fs RMSジッタ(APLL2)
- 2つのリファレンス・クロック入力
- 優先順位に基づいた入力選択
- リファレンスの損失におけるデジタルホールドオーバー
- プログラマブルドライバが搭載された4個のクロック出力
- 最大4個の異なる出力周波数
- AC-LVDS、AC-CML、AC-LVPECL、HCSL、1.8V LVCMOS出力形式
- パワーアップでのEEPROM / ROMのためのカスタムクロック
- 柔軟な構成オプション
- 入力で1Hz(1PPS)~800MHz
- 10~100MHzのXO/TCXO/OCXO 入力
- 精密クロック・ステアリング (IEEE 1588 PTPスレーブ) DCO モードの場合、<0.001ppb/step
- 高度クロック監視とステータス
- I2CまたはSPI インターフェイス
- –83dBc(50mVppノイズ、3.3V供給時)PSNR
- 3.3Vの電源、1.8V、2.5V、または3.3V出力
- –40°C~+85°C工業温度範囲
アプリケーション
- SyncE(G.8262)、SONET/SDH(Stratum 3/3E、G.813、GR-1244、GR-253)、IEEE 1588 PTPスレーブクロック、または光伝送ネットワーク(G.709)
- Ethernetスイッチとルータ用の400Gラインカード、ファブリック・カード
- ワイヤレス基地局(BTS)、ワイヤレスバックホール
- テストおよび測定、医療用画像処理
- 56G/112G PAM-4 PHY、ASICS、FPGA、SoC、プロセッサのためのジッタ・クリーニング、ワンダ減衰、リファレンス・クロック発生
機能ブロック図
公開: 2020-08-10
| 更新済み: 2024-07-31
