Texas Instruments TMS320VC5502固定小数点デジタル信号プロセッサ
Texas Instruments TMS320V5502固定小数点デジタル信号プロセッサ(DSP)は、TMS320C55x DSP世代CPUプロセッサ・コアに基づいています。Texas Instruments TMS320C55x DSPのアーキテクチャは、並列性および電力損失に全体的に焦点を当てることで高性能と低消費電力を達成しています。CPUは、1個のプログラムバス、3個のデータ読み取りバス、2つのデータ書き込みバス、追加のペリフェラルおよびDMAアクティビティ専用バスで構成された内部バス構造に対応しています。これらのバスは、1サイクルで最大3つのデータ読み取りおよび2つの書き込みを実行できます。同時に、DMAコントローラは、CPUアクティビティに関係なくサイクルごとに最大2つのデータ転送を実行できます。TMS320C55x CPUは、2つの積和演算(MAC)ユニットを実現しており、それぞれ1つのサイクルで17ビット x 17ビット乗算を行うことができます。中央の40ビット演算/論理ユニット(ALU)は、追加の16ビットALUによってサポートされています。ALUの使用は、命令セット制御の下で行い、並列アクティビティと電力消費を最適化できます。これらのリソースは、TMS320C55x CPUのアドレスユニット(AU)とデータユニット(DU)で管理されています。TMS320C55x DSP発生は、コード密度の向上を目的に可変バイト幅命令セットをサポートしています。インストラクションユニット(IU)は、プログラムユニット(PU)を指示する内部または外部メモリとキューから32ビットのプログラム取り出します。プラグラム装置は指示をデコードし、AUとDUリソースへのタスクを指示し、完全に保護されたパイプラインを管理します。予測分岐機能は、条件付きの指示を実行する時にパイプラインのフラッシュを回避します。
TMS320C5502周辺セットには、EPROMおよびSRAMのような非同期メモリだけでなく、同期DRAMと同期バーストRAMといったハイスピード高密度メモリへのグルーレス・アクセスを実現している外部メモリ・インターフェイス(EMIF)が搭載されています。その他の周辺機能には、UART、ウォッチドッグタイマ、Iキャッシュが含まれます。3つのマルチチャネル・バッファド・シリアル・ポート (McBSP) は、さまざまな業界標準のシリアルデバイスとのグルーレス・インターフェイスおよび、最大128個の独立型有効チャネルによるマルチチャネル通信を容易に実現できます。ホスト・ポート・インターフェイス (HPI) は、ホスト・プロセッサが5502の内部メモリの32Kワードに直接アクセスできるパラレル・ポートです。HPIは、多重または非多重モードで構成でき、さまざまなホストプロセッサへのグルーレス・インターフェイスを容易に実現できます。DMAコントローラは、CPUの介入を必要とせずに6つの独立したチャンネル・コンテキストのためのデータ移動を実現しています。2個の汎用タイマ、8本の専用汎用I/O (GPIO) ピン、アナログ・フェーズ・ロック・ループ (APLL) クロック生成機能も含まれています。
特徴
- 高性能、低消費電力、固定小数点TMS320C55x™デジタル・シグナル・プロセッサ (DSP)
- 3.33/5ns命令サイクル時間
- 300/200MHzクロックレート
- 16Kbyte命令キャッシュ(I-キャッシュ)
- サイクルあたり1つ/2つの命令を実行
- デュアル積演算装置[1秒あたり最大600億回の積和演算(MMACS)]
- 2つの演算/論理ユニット(ALU)
- 1つのプログラムバス、3つの内部データ/オペランド読取バス、2つの内部データ/オペラント書込バス
- 命令キャッシュ(16Kbyte)
- 4K × 16ビット対応デュアルアクセスRAM(DARAM)(64Kbyte)の8ブロックで構成されている32K × 16ビット対応オンチップRAM
- 16K × 16ビット対応ワン待機状態オンチップROM(32Kbyte)
- 8M × 16ビット最大アドレス指定可能外部メモリスペース
- 汎用入力/出力(GPIO)機能とグルーレス・インターフェイスが搭載されている外付けメモリ・インターフェイス(EMIF)をサポートしている32ビット外部パラレル・バス・メモリ
- 非同期静的RAM(SRAM)
- 非同期EPROM
- 同期DRAM(SDRAM)
- 同期バーストRAM(SBRAM)
- エミュレーション/デバッグ トレース機能は、最後の16個のプログラム・カウンタ(PC)の不連続性とそれ以前の32個のPC値を保存
- 6つのデバイス機能ドメインのプログラム可能な低電力制御
- オンチップペリフェラル
- 6チャンネル対応ダイレクトメモリアクセス(DMA)コントローラ
- 3つのマルチチャンネルバッファシリアルポート(McBSP)
- プログラマブル・アナログ・フェーズ・ロック・ループ (APLL) クロックジェネレータ
- 汎用I/O (GPIO) ピンと専用出力ピン (XF)
- 8ビット/16ビット対応パラレル・ホストポート・インターフェイス(HPI)
- タイマ4個
- 64ビット汎用タイマ2個
- 64ビット対応プログラマブル・ウォッチドッグ・タイマー
- 64ビットDSP/BIOS™カウンタ
- I2C (Inter-Integrated Circuit) インターフェイス
- ユニバーサル非同期レシーバ/トランスミッタ(UART)
- オンチップ スキャンベースのエミュレーション論理
- IEEE Std 1149.1 (JTAG) バウンダリスキャン論理
- パッケージ
- 176端子LQFP(低背クワッド・フラットパック)(末尾がPGF)
- 201端子MicroStar BGA™(ボール・グリッド・アレイ)(末尾がGZZとZZZ)
- 3.3V I/O供給電圧
- 1.26Vコア供給電圧
機能ブロック図
