Renesas Electronics 8A34004 IEEE 15888システム・シンセサイザ
Renesas Electronics 8A34004 IEEE 15888システム・シンセサイザは、パケットベースおよび物理層ベースの機器の同期を目的とした同期管理ユニット（SMU）です。Renesas ClockMatrix ™ファミリのマルチチャンネルタイミングデバイスの一部である8A34004は、IEEE 1588および同期イーサネット（SyncE）ベースのクロックのタイミングリファレンス、クロックソース、タイミングパスを管理するツールを提供しています。PLLチャンネルは、周波数シンセサイザ、ジッタアッテネータ、デジタル制御発振器（DCO）、またはデジタル位相ロックループ（DPLL）として独立して動作できます。
8A34004は、DPLLとして、あるいはDCOとしてそれぞれ構成できる複数の独立したタイミングパスに対応しています。この入力対入力、入力対出力、出力対出力の位相スキューは、すべて正確に管理できます。このデバイスは、100GBASE-R、40GBASE-R、10GBASE-R、10GBASE-W、および低レートのイーサネットインターフェイス、ならびにSONET/SDHとPDHインターフェイス、IEEE 1588タイムスタンプユニット（TSU）といったインターフェイスを直接同期できる低ジッタクロックを出力します。
内部システムAPLLには、25MHz～54MHzの周波数をともなう低位相ノイズリファレンスクロックを搭載する必要があります。システムAPLLの出力は、デバイスのすべての分数出力分周器（FOD）によってクロック合成に使用されます。システムAPLLリファレンスは、OSCIピンに接続された外部水晶発振器またはOSCIとOSCOピンの間に接続された水晶を使用する内部発振器から取得できます。
Renesas Electronics 8A34004 SMUは、熱性能の強化を目的とした露出パッドを搭載した7mm x 7mm VFQFPN（超ファインピッチ・クワッド・フラットパック・ノーリード）パッケージで販売しています。
特徴
- 2つの独立したタイミング・チャンネル
- それぞれ、周波数シンセサイザ、ジッタアッテネータ、デジタル制御発振器（DCO）、またはデジタル位相ロックループ（DPLL）として機能
- テレコム準拠クロックを生成するDPLL
- 同期イーサネットのITU-T 8262に準拠
- レガシーSONET/SDHおよびPDH要件に準拠
- DPLLデジタルループフィルタ（DLFs）は、12µHz～22kHzのカットオフ周波数でプログラミング可能
- DPLL/DCOチャンネルは、ITU-T 8273.2への準拠を簡素化するために、コンボバスを使用して周波数情報を共有
- DPLLとDCOモードの切り替えはヒットレスでダイナミック
- T-BCでの外部位相/時間入力インターフェイスのサポートを簡素化するための、DCOモードとDPLLモードの間の自動リファレンススイッチング
- 分数出力分周器（FOD）から独立した入力周波数の出力周波数を生成
- 各FODは、1ps分解能での出力位相調整に対応
- 4つの差動 / 8つのLVCMOS出力
- 5Hz～1GHzの周波数（LVCMOSで250MHz）
- 150fs以下のRMSジッタ (10kHz～20MHz)
- LVCMOS、LVDS、LVPECL、HCSL、CML、SSTL、HSTL出力モードに対応
- 差動出力スイングを選択可能: 400mV / 650mV / 800mV / 910mV
- 3V、2.5V、または1.8Vの独立した出力電圧
- LVCMOSは5Vまたは1.2Vにさらに対応
- 各出力のクロック位相は、±180°の全範囲で1ns～2nsステップで個別にプログラミング可能
- 2つの差動/4つのシングルエンドクロック入力
- 5Hz～1GHzの周波数に対応
- 任意の入力は、あらゆるタイミングチャンネルにマッピング可能
- 相互に独立した冗長入力周波数
- 任意の入力を、選択可能なリファレンスクロック入力に関連して、EPPSの外部フレーム/同期パルス（パルス/秒）、1PPS（パルス/秒）、5PPS、10PPS、50Hz、100Hz、1kHz、2kHz、4kHz、8kHzとして指定可能
- 1psステップで最大±1.638msの入力プログラマブル位相オフセット
- リファレンスが、LOS、アクティビティ、周波数モニタリングおよび/またはLOS入力ピンに応じて適格/不適格基準を監視
- 信号損失（LOS）入力ピン（GPIO経由）を任意の入力クロック・リファレンスに割り当て可能
- 自動基準選択ステートマシンは、基準モニタ、優先順位テーブル、復帰/非復帰、その他のプログラマブル設定に基き、各DPLLのアクティブ基準を選択します。
- System APLLは、基本波モード水晶: 25MHz～54MHz、または水晶発振器から作動
- システムDPLLは、実質的に1MHz～150MHzのあらゆる周波数で動作するXO、TCXO、またはOCXOを受け入れる
- DPLLは、高精度時間プロトコル（PTP）/ IEEE 1588クロックを合成するようにDCOとして構成可能
- 11 × 10-16未満の周波数分解能でPTPベースのクロックを生成するDCO
- DPLL位相検出器は、1ps以下の精度で時間-デジタルコンバータ（TDC）として使用できます。
- 1MHz I2Cまたは50MHz SPIシリアル・プロセッサ・ポートに対応
- このデバイスは、次の方法でリセットした後に自動的に設定可能:
- 最大16の異なる構成を持つ内部顧客定義可能なワンタイムプログラマブルメモリ
- 別途のI2Cマスターポート経由の標準の外付けI2C EPROM
- 1 JTAGバウンダリスキャン
- 動作温度範囲：-40°C～+85°C
- 7mm x 7mm VFQFPN48パッケージ
アプリケーション
- コアおよびアクセスIPスイッチおよびルータ
- 同期イーサネット機器
- ITU-T 8273.2に準拠したテレコムバウンダクロック（T-BC）とテレコムタイムスレーブクロック（T-TSC）
- 10Gb、40Gb、100Gbイーサネットインターフェイス
- 中央オフィスのタイミングソースと配布
- 5G向け無線インフラおよび5Gネットワーク機器
ドキュメント
関連製品
Renesas Electronics 9FGL PCI Express (PCIe) Clock Generators
The heart of PCIe timing and the gating factor in system performance and reliability.
ブロック図
パッケージの外形
公開: 2021-06-14
| 更新済み: 2022-03-11