特徴
- 100fs RMS以下のジッタ(10kHz〜20MHz)
- 同期イーサネット/OTN(EEC/OEC)を対象としたITU-T G.8262、および強化された同期イーサネット/OTN(EEC/eOEC)向けITU-T G.8262.1に準拠しています。
- PLLコアは、オプションでデジタルPLL(DPLL)によって駆動できるフラクショナルフィードバック・アナログPLL(APLL)で構成されています。
- 25MHz~80MHz水晶またはXOで動作
- 入力/水晶周波数に依存しないAPLL周波数
- 周波数シンセサイザ、ジッタ減衰器、同期機器スレーブクロック、またはデジタル制御発振器(DCO)として動作
- 0.1Hz~12kHz間でプログラム可能なDPLLループフィルタ
- DCOは、<1ppbでの詳細調整が可能
- HCSL、LVDS、または2x LVCMOSをサポートしている外部終端不要のプログラム可能な入力バッファ
- 入力周波数:1MHz~800MHz(LVCMOS向け250MHz)
- リファレンスモニタ認定/不認定入力クロック
- プログラム可能なステータス出力
- 4x 差動/8x LVCMOS出力
- 周波数は10MHz~1GHzから選択可能(LVCMOS向け180MHz)
- HCSL(DC結合)、LVDS/LVPECL/CML(AC結合)または2xLVCMOSをサポートするプログラム可能な出力バッファ
- 差動出力スイングは、400mV~800mV間で選択可能
- 100psステップで個別に調整可能な出力クロック位相
- プログラマム可能な効果を備えた出力イネーブル入力
- 最大1MHz I2Cまたは最大20MHz SPIシリアルプロセッサポートに対応
- 最大4つの異なる構成で顧客により定義可能なワンタイムプログラマブル(OTP)内部メモリを介してリセット後にそれ自体を自動的に構成可能
その他のリソース
レイアウト
公開: 2023-10-04
| 更新済み: 2023-10-23

